תיאור תפקיד:
חברת Mertens Malam Team מגייסת מהנדס.ת Verification לארגון מוביל בחולון במסגרת התפקיד פיתוח סביבות Verification במתודולוגיית UVM עבור FPGA במגוון פרויקטים טכנולוגיים בתחומי עיבוד אות, Controllers ועוד, כולל הגדרה, ארכיטקטורה ופיתוח סביבות אימות מרמת Block Level ועד Full-Chip. עבודה עם UVM, SystemVerilog, FPGA, ASIC, RTL, Python, TCL, Bash/Csh ו-Linux, בשיתוף פעולה עם צוותי פיתוח FPGA, מהנדסי מערכת ואלגוריתמים.
דרישות:
ניסיון של 5 שנים ומעלה בתחום ה-Verification, משלב הגדרת Test Plan ועד Coverage ניסיון מעשי במתודולוגיית UVM וב-SystemVerilog ניסיון בפיתוח סביבות Verification עבור FPGA/ASIC ברמות Block ו-Full-Chip ניסיון ב-RTL Debugging מרמת Block ועד System Level תואר ראשון B.Sc בהנדסת חשמל, אלקטרוניקה או מדעי המחשב
היקף משרה:
משרה מלאה
קוד משרה:
37561
אזור:
מרכז - תל אביב, פתח תקווה, רמת גן וגבעתיים, בקעת אונו וגבעת שמואל, חולון ובת-ים, מודיעין
דרום - אשדוד, קרית גת, באר שבע, דימונה, אשקלון, קרית מלאכי, ערד וים המלח
השפלה - ראשון לציון ונס- ציונה, רמלה לוד, רחובות, יבנה
|